台湾专利TW201322264A 半導體裝置

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专利摘要:
本發明之課題為，提升使用電阻變化型記憶元件的半導體裝置的抗破壞性。為解決上述之課題，本發明提供一種半導體裝置，其包含：單位單元(10)，其記憶1位元的單元資料；以及控制電路(100)。單位單元(10)包含：n個(n為2以上的整數)的電阻變化型記憶元件(31)。該等n個的電阻變化型記憶元件(31)中的至少1個，為記錄單元資料的有效元件(40)。在單元資料的讀出時，控制電路(100)，至少選擇有效元件(40)，並將記錄於有效元件(40)當中的資料作為單元資料讀出。
公开号:TW201322264A
申请号:TW101127297
申请日:2012-07-27
公开日:2013-06-01
发明作者:Hiroshi Tsuda；Yoshitaka Kubota；Kenichi Hidaka；Hiromichi Takaoka
申请人:Renesas Electronics Corp；
IPC主号:G11C7-00

专利说明:
半導體裝置
本發明係關於一種使用電阻變化型記憶元件之半導體裝置。
在半導體積體電路當中，為了儲存與記憶體相關的冗餘資訊與晶片的ID資訊等資料，一般使用僅能寫入一次的OTP(One-Time Programmable；單次寫入)記憶體。作為OTP記憶體的記憶元件，可舉可電性寫入的熔絲元件與反熔絲元件為例。
圖1為表示，典型的MOS型(閘極絶緣膜破壞型)的反熔絲元件之示意圖。其與MOS電晶體以及MOS電容器相同，在P井區1上隔著閘極絶緣膜2形成閘極電極3。此MOS型反熔絲元件，為2端子元件，包含第1端子T1與第2端子T2。在圖1所示之實施例當中，閘極電極3與第1端子T1連接，源極/汲極擴散層與第2端子T2連接。
像這樣的MOS型反熔絲元件，係利用電阻值的變化，記憶資料的「電阻變化型記憶元件」的一種元件。更詳細而言，可藉由在第1端子T1與第2端子T2之間施加高電壓，破壞閘極絶緣膜2。接著，根據閘極絶緣膜2是否被破壞，改變第1端子T1與第2端子T2之間的導通狀態(電阻值)。像這樣不同的兩個的導通狀態，各別對應於資料「0」、「1」。例如，如圖1所示，閘極絶緣膜2未被破壞的非導通狀態(未寫入狀態)對應於資料「0」，閘極絶緣膜2被破壞的導通狀態(寫入狀態)對應於資料「1」。
在資料讀出時，於第1端子T1與第2端子T2之間施加讀出電壓。當既定的臨界值以上的元件電流在第1端子T1與第2端子T2之間流動時，記憶資料被判定為「1」，其他的情況，記憶資料被判定為「0」。又，在第1端子T1與第2端子T2之間元件電流流動的記憶資料為「1」的情況下，如圖1所示，基板電流Isub亦在P井區1中流動。
圖2係表示，使用反熔絲元件的一般的記憶體單元陣列的構造(參照專利文獻1的圖3)。記憶1位元的資料的1個的記憶單元305，包含反熔絲元件301與選擇電晶體302。選擇電晶體302的閘極，與字元線303連接。反熔絲元件301的一端與選擇電晶體302的汲極連接，其另一端與位元線304連接。字元線303與字元解碼電路306連接，位元線304與位元解碼電路307連接。
另外，在專利文獻1中亦揭示，複數的反熔絲元件共同使用1個選擇電晶體的電路構造。即使在這樣的情況下，複數的反熔絲元件，各別具有作為記憶1位元的資料的單獨的記憶體單元的功能。同樣的電路構成，亦記載於專利文獻2、專利文獻3當中。
在專利文獻4中揭示，在電阻變化型非揮發性半導體記憶體當中的冗餘技術。
在專利文獻5中揭示，在半導體積體電路的動作中，可高感度的檢測出因為流過半導體層的電流所引起的微弱的發光(photoemission)的方法。
[習知技術文獻]
[專利文獻]
[專利文獻1]日本特開平8-316427號公報
[專利文獻2]US專利第6,410,352
[專利文獻3]US專利第6,590,797
[專利文獻4]日本特開2010-146665號公報
[專利文獻5]US專利第5,940,545
近年，對於OTP記憶體，要求高度的抗破壞性(tamper resistant)。在圖1中所示的反熔絲元件，一般而言其抗破壞性被設計的較高。這是因為，藉由物理解析難以明確的區別破壞狀態(寫入狀態)與非破壞狀態(未寫入狀態)。
然而，本案之發明者了解到，即使是在如圖1中所示的反熔絲元件，其抗破壞性亦不一定較高的這樣的可能性。如上所述，在第1端子T1與第2端子T2之間元件電流流動的記憶資料為「1」的情況下，基板電流Isub亦在P井區1中流動。此處，若應用上述的專利文獻5(US專利第5,940,545)中所記載的解析技術，則因為該基板電流Isub所引起的微弱的發光有被檢測出的可能性。也就是說，有根據是否檢測出發光，判明記憶資料為「0」或是「1」的可能性。
像這樣的問題，並不僅限於反熔絲元件的情況當中。藉由相同的解析技術或是未知的解析技術，有可從外部讀取記錄於電阻變化型記憶元件中的資料的可能性。
本發明的目的之一，在於提供一種可提升使用電阻變化型記憶元件的半導體裝置的抗破壞性的技術。
本發明之另一目的，在於提供一種使用電阻變化型記憶元件的半導體裝置的新型的電路構造。
以下，使用在[發明內容]中所使用的編號、符號，對[解決問題之技術手段]進行說明。該等的編號、符號，為了明確表示[申請專利範圍]的記載與[實施方式]的對應關係，附上括號並附加於對應之名詞後方。但是，該等的編號、符號，非使用在記載於[申請專利範圍]中的發明的技術範圍的解釋。
在本發明的1個態樣中，提供一種半導體裝置。該半導體裝置包含：單位單元(10)，其記憶1位元的單元資料；以及控制電路(100)。單位單元(10)，具備n個(n為2以上的整數)的電阻變化型記憶元件(31)。在該等的n個電阻變化型記憶元件(31)中，至少1個，為記錄單元資料的有效元件(40)。在讀出單元資料時，控制電路(100)，至少選擇有效元件(40)，將有效元件(40)所記錄的資料作為單元資料讀出。
在本發明的另1態樣中，提供一種半導體裝置。該半導體裝置包含：單位單元(10)，其記憶1位元的單元資料；字元線(WL)；位元線(BL)；以及源極線(SL)。單位單元(10)包含：第1電晶體(20)；以及n組(n為2以上的整數)的記憶單元(30)。第1電晶體(20)的閘極與該字元線(WL)連接，源極以及汲極的一方與該位元線(BL)連接，源極以及汲極的另一方與第1節點(N1)連接。n組的記憶單元(30)，在第1節點(N1)與上述源極線(SL)之間以並聯的方式連接。n組的記憶單元(30)各別包含：電阻變化型記憶元件(31)；以及第2電晶體(32)。電阻變化型記憶元件(31)包含：第1端子(T1)；以及第2端子(T2)；第1端子(T1)與上述第1節點(N1)連接，第2端子(T2)與第2節點(N2)連接。第2電晶體(32)的閘極與次字元線(SWL)連接，源極以及汲極的一方與上述第2節點(N2)連接，源極以及汲極的另一方與上述源極線(SL)連接。
若根據本發明，可提升使用電阻變化型記憶元件的半導體裝置的抗破壞性。
若根據本發明，提供一種使用電阻變化型記憶元件的半導體裝置的新型的電路構造。
1‧‧‧P井區
2‧‧‧閘極絶緣膜
3‧‧‧閘極電極
10‧‧‧單位單元
20‧‧‧單元選擇電晶體
21‧‧‧閘極電極(閘極多晶矽)
22‧‧‧源極/汲極擴散層
23‧‧‧源極/汲極擴散層
30‧‧‧記憶單元
30-1、30-2、30-n‧‧‧記憶單元
31-1、31-2、31-n‧‧‧電阻變化型記憶元件
32-1、32-2、32-n‧‧‧元件選擇電晶體
301‧‧‧反熔絲元件
302‧‧‧選擇電晶體
303‧‧‧字元線
304‧‧‧位元線
305‧‧‧記憶單元
306‧‧‧字元解碼電路
307‧‧‧位元解碼電路
31‧‧‧電阻變化型記憶元件
32‧‧‧元件選擇電晶體
34‧‧‧閘極電極(閘極多晶矽)
35‧‧‧源極/汲極擴散層
36‧‧‧源極/汲極擴散層
40‧‧‧有效元件
51‧‧‧閘極電極(閘極多晶矽)
52‧‧‧熔絲擴散層
100‧‧‧控制電路
AF‧‧‧反熔絲元件
N1‧‧‧第1節點(共用節點)
N2‧‧‧第2節點
BL‧‧‧位元線
SL‧‧‧源極線
WL‧‧‧字元線
SWL‧‧‧次字元線
T1‧‧‧第1端子
T2‧‧‧第2端子
ARR‧‧‧單元陣列
SWL-1、SWL-2、SWL-n‧‧‧次字元線
SWD‧‧‧次字元驅動器
【圖1】圖1係表示典型的MOS型反熔絲元件之示意圖。
【圖2】圖2係表示使用反熔絲元件的一般的記憶體單元陣列的構造的電路方塊圖。
【圖3】圖3係表示關於本發明之實施態樣的單位單元的構造實施例的電路圖。
【圖4】圖4係表示關於本發明之實施態樣的單位單元的另一構造實施例的電路圖。
【圖5】圖5係表示使用關於本發明之實施態樣的單位單元的半導體裝置的構造實施例的電路方塊圖。
【圖6】圖6係表示在本發明之實施態樣的第1使用實施例中之單位單元的示意圖。
【圖7】圖7係表示在第1使用實施例中，對單位單元的資料寫入方法的流程圖。
【圖8】圖8係表示從第1使用實施例中的單位單元讀出資料的方法的時間圖。
【圖9】圖9係表示在本發明之實施態樣的第2使用實施例中的單位單元的示意圖。
【圖10】圖10係表示在第2使用實施例當中，對單位單元的資料寫入方法的流程圖。
【圖11】圖11表示從第2使用實施例中的單位單元讀出資料的方法的時間圖。。
【圖12】圖12係為了說明在第2使用實施例中，作用/效果的圖表。
【圖13】圖13係表示在第2使用實施例中，單位單元之另一實施例的示意圖。
【圖14】圖14係關於本發明之實施態樣的單位單元的配置的一例的平面圖。
【圖15】圖15係表示使用關於本發明之實施態樣的單位單元的記憶體單元陣列的構造實施例的電路圖。
【圖16】圖16係表示在圖15中所示的記憶體單元陣列的配置的一例的平面圖。
【圖17】圖17係表示使用關於本發明之實施態樣的單位單元的記憶體單元陣列的另一構造實施例的電路圖。
【圖18】圖18係表示在圖17中所示的記憶體單元陣列的配置的一例的平面圖。
【圖19】圖19係表示使用關於本發明之實施態樣的單位單元的記憶體單元陣列的再一構造實施例的電路圖。
【圖20】圖20係表示使用關於本發明之實施態樣的單位單元的記憶體單元陣列的再一構造實施例的電路圖。
【圖21】圖21係表示本發明之實施態樣的再一構造實施例的方塊圖。
【圖22】圖22係表示本發明的實施態樣的再一構造實施例的方塊圖。
參照所附的圖式，說明本發明之實施態樣。
1.單位單元在本發明的實施態樣當中，導入「單位單元」這樣的概念。單一的單位單元，用於1位元的資料的記憶。在單位單元中記錄的1位元資料，以下，稱為單元資料。
圖3係表示關於本實施態樣的單位單元10的構造實施例的電路圖。單位單元10，包含單元選擇電晶體20與n組的記憶單元30-1~30-n。此處，n為2以上的整數。
單元選擇電晶體20，為用於選擇單位單元10的電晶體。單元選擇電晶體20的閘極，與字元線WL連接。單元選擇電晶體20的源極/汲極擴散層的一方，與位元線BL連接，其另一方，與單位單元10內的第1節點N1連接。又，在圖3的實施例中，單元選擇電晶體20，為P通道MOS電晶體。
n組的記憶單元30-1~30-n，在上述第1節點N1與源極線SL之間以並聯的方式連接。也就是說，n組的記憶單元30-1~30-n，連接於相同的第1節點(共用節點)與相同的1條源極線SL(共通源極線)之間。
單一的記憶單元30-i(i=1~n)的構造如下所述。單一的記憶單元30-i，包含電阻變化型記憶元件31-i與元件選擇電晶體32-i。
電阻變化型記憶元件31-i，為利用電阻值的變化來記憶資料的元件。更詳細而言，電阻變化型記憶元件31-i，為包含第1端子T1與第2端子T2的2端子元件，其可使第1端子T1與第2端子T2之間的電阻值產生電性的變化。就如此的電阻變化型記憶元件31而言，可舉熔絲元件、反熔絲元件、用於電阻變化型記憶體(ReRAM)的記憶體單元的元件，用於相變化記憶體(PRAM)的記憶體單元的元件等元件為例。電阻變化型記憶元件31-i的第1端子T1，與上述第1節點N1(共用節點)連接。也就是說，單位單元10內的n個的電阻變化型記憶元件30-1~30-n的各別的第1端子T1，與相同的第1節點N1共通的連接。另一方面，電阻變化型記憶元件31-i的第2端子T2，與記憶單元30-i內的第2節點N2連接。
元件選擇電晶體32-i，為用於選擇電阻變化型記憶元件31-i的電晶體。元件選擇電晶體32-i的閘極，與次字元線SWL-i連接。元件選擇電晶體32-i的源極/汲極擴散層的一方，與記憶單元30-i內的第2節點N2連接，其另一方，與上述的源極線SL(共通源極線)連接。也就是說，單位單元10內的n個的元件選擇電晶體32-1~32-n，與相同的源極線SL共通的連接。又，在圖3的實施例當中，元件選擇電晶體32，為N通道MOS電晶體。
又，在記憶單元30-i內的第2節點N2當中，配線並無分支。也就是說，在各記憶單元30-i中，第2節點N2，只在電阻變化型記憶元件31-i的第2端子T2與元件選擇電晶體32-i的源極/汲極擴散層之間，進行電性的連接。
圖4係表示電阻變化型記憶元件31-i為反熔絲元件AF-i的情況的單位單元10的構造實施例。反熔絲元件AF-i，為在先前提及的圖1當中所示的MOS型(閘極絶緣膜破壞型)的反熔絲元件。又，MOS型的反熔絲元件，包含MOS電晶體型與MOS電容器型兩者。
反熔絲元件AF-i，為包含第1端子T1與第2端子T2的2端子元件。更詳細而言，反熔絲元件AF-i的閘極電極，為第1端子T1與第2端子T2的一方，其擴散層(源極、汲極、井區)，為第1端子T1與第2端子T2的另一方。例如，反熔絲元件AF-i的閘極電極為第1端子T1，其擴散層為第2端子T2。
以下，以如圖4所示的電阻變化型記憶元件31-i為反熔絲元件AF-i的情況作為實施例，進行說明。
2.半導體裝置以及基本動作圖5係表示，關於本實施態樣之使用單位單元10的半導體裝置(半導體記憶裝置)的構造的一例。半導體裝置，包含單元陣列ARR與控制電路100。
單元陣列ARR，包含以矩陣狀配置的複數的單位單元10。在圖5所示的實施例當中，字元線WL以及次字元線SWL，在X方向上平行的設置。單一的字元線WL，與沿著X方向配置的1列的單位單元10共通的連接。單一的次字元線SWL-i，與沿著X方向配置的1列的單位單元10的各別的元件選擇電晶體32-i共通的連接。另外，位元線BL以及源極線SL，在與X方向垂直交叉的Y方向上平行的設置。單一的位元線BL，與沿著Y方向配置的1列的單位單元10共通的連接。單一的源極線SL，與沿著Y方向配置的1列的單位單元10共通的連接。
但是，單元陣列ARR的構造，並不僅限於圖5所示之構造。單元陣列ARR的構造的變形實施例，敘述如下。
控制電路100，係為了控制對於單位單元10的資料寫入/資料讀出的電路。具體而言，控制電路100包含：位址判定電路、X解碼器、Y解碼器、感測放大器等元件。控制電路100，可透過X解碼器，選擇期望的字元線WL與期望的次字元線SWL。另外，控制電路100，可透過Y解碼器，選擇期望的位元線BL與期望的源極線SL。控制電路100，更可使用感測放大器，判定記錄於單位單元10當中的資料。
存取對象(資料寫入對象或是資料讀出對象)的單位單元10，以下，稱為「選擇單位單元10s」。與選擇單位單元10s連接的字元線WL，為選擇字元線WLs。與選擇單位單元10s連接的位元線BL，為選擇位元線BLs。與選擇單位單元10s連接的源極線SL，為選擇源極線SLs。控制電路100，可根據選擇單位單元10s的存取情報，從複數的字元線WL之中選出選擇字元線WLs，從複數的位元線BL之中選出選擇位元線BLs，從複數的源極線SL之中選出選擇源極線SLs。
另外，控制電路100，可在包含於選擇單位單元10s當中的n個的反熔絲元件AF-1~AF-n之中，對任意的1個進行存取。存取對象(資料寫入對象或是資料讀出對象)的反熔絲元件AF，以下，稱為「選擇元件」。以下，說明對於選擇元件的資料寫入方法以及資料讀出方法。此處，作為實施例，考量包含於選擇單位單元10s中的反熔絲元件AF-1為選擇元件的情況。在此情況當中，與包含於選擇單位單元10s的元件選擇電晶體32-1連接的次字元線SWL-1，為選擇次字元線。
對於選擇元件AF-1的資料寫入方法，如以下所描述。控制電路100，選出選擇字元線WLs，對該選擇字元線WLs施加低位準電壓。其結果，與選擇字元線WLs連接的單元選擇電晶體20開啟。另外，控制電路100，選出選擇次字元線SWL-1，對該選擇次字元線SWL-1施加高位準電壓。其結果，與選擇次字元線SWL-1連接的元件選擇電晶體32-1開啟。控制電路100，更在選擇位元線BLs與選擇源極線SLs之間施加寫入用的高電壓。藉此，選擇元件AF-1的閘極絶緣膜被破壞，選擇元件AF-1形成導通狀態(寫入狀態)。也就是說，在選擇元件AF-1當中，資料「1」被寫入。因為可對選擇元件AF-1進行個別存取，故可實現良好的寫入狀態。
從選擇元件AF-1讀出資料的方法，如以下所述。控制電路100，選出選擇字元線WLs，對該選擇字元線WLs施加低位準電壓。其結果，與選擇字元線WLs連接的單元選擇電晶體20開啟。另外，控制電路100，選出選擇次字元線SWL-1，對該選擇次字元線SWL-1施加高位準電壓。其結果，與選擇次字元線SWL-1相連的元件選擇電晶體32-1開啟。控制電路100，更在選擇位元線BLs與選擇源極線SLs之間施加既定的讀出電壓。接著，控制電路100，根據施加讀出電壓時，流過選擇單位單元10s的單元電流的大小，來判定選擇元件AF-1的電阻狀態，也就是，記錄在選擇元件AF-1當中的資料。具體而言，在單元電流較既定的臨界值大的情況下，控制電路100，判定選擇元件AF-1為導通狀態(寫入狀態)，記錄資料為「1」。另一方面，在單元電流較既定的臨界值小的情況下，控制電路100，判定選擇元件AF-1為非導通狀態(未寫入狀態)，記錄資料為「0」。
像這樣，可對於包含在單位單元10當中的n個的反熔絲元件AF-1~AF-n，逐一各別的讀寫資料。另一方面，被當作記錄於單位單元10當中的單元資料來處理的，為1位元資料。於是，在本實施態樣當中，在每個單位單元10當中指定「有效元件40」。有效元件40，為記錄了作為單位單元10的單元資料的反熔絲元件AF。在包含於單位單元10當中的n個的反熔絲元件AF-1~AF-n之中，至少1個，被當作有效元件40來使用。在有效元件40為複數的情況下，在各別的該等複數的有效元件40當中，記錄著相同的單元資料。
例如，在圖5所示的選擇單位單元10s當中，1個反熔絲元件AF-1為有效元件40。在單元資料的讀出時，控制電路100，至少選擇該有效元件40當作選擇元件，以將記錄於該有效元件40的資料當作單元資料讀出。另一方面，選擇單位單元10s中的有效元件40以外的反熔絲元件AF-2，可稱為「虛擬元件」。控制電路100，雖亦可讀出記錄於虛擬元件的資料，但並不將該資料當作單元資料來處理。像這樣的虛擬元件的存在，對單位單元10的抗破壞性的提升有所貢獻。
關於如上述所構成的半導體裝置的使用方法，可思及各種態樣。以下，說明幾種關於本實施態樣的半導體裝置的使用實施例。
3.第1使用實施例在第1使用實施例當中，記錄資料「0」的「0狀態元件(未寫入狀態元件)」，以及記錄資料「1」的「1狀態元件(寫入狀態元件)」，混合設置於單一的單位單元10當中。也就是說，單一的單位單元10中的n個的反熔絲元件AF-1~AF-n，含有至少1個0狀態元件，與至少1個1狀態元件。有效元件40，當然為0狀態元件或是1狀態元件的任一方。在單元資料為「0」的情況下，有效元件40為0狀態元件，在單元資料為「1」的情況下，有效元件40為1狀態元件。
圖6係表示在第1使用實施例當中的單位單元10的示意圖。在圖6所示的實施例當中，反熔絲元件AF-1、AF-4為0狀態元件，反熔絲元件AF-2、AF-3為1狀態元件。若從記憶單元30的態樣來說，記憶單元30-1、30-4為0狀態單元，記憶單元30-2、30-3為1狀態單元。另外，有效元件40為反熔絲元件AF-3，單元資料為「1」。
3-1.資料寫入動作在將單元資料寫入選擇單位單元10s時，控制電路100，以形成有效元件40對應於單元資料的狀態，並且，0狀態元件與1狀態元件混合設置於該選擇單位單元10s之中的方式，控制資料寫入。參照圖7所示的流程圖，說明在第1使用實施例當中的資料寫入方法。
步驟S10：首先，控制電路100，決定在選擇單位單元10s中的n個的反熔絲元件AF-1~AF-n之中，何者作為有效元件40。具體而言，控制電路100，決定在編號1~n之間的任一編號當作「有效編號e」，並將反熔絲元件AF-e當作有效元件40。例如，控制電路100，實施使用選擇單位單元10s的位址情報(選擇字元線WLs的編號X，選擇位元線BLs的編號Y)的演算，藉此算出有效編號e。亦可在編號X、Y以外，將記錄於別處的字碼Z或是從外部給予的字碼Z，組合到演算當中。像這樣，控制電路100，可對每個單位單元10，決定有效編號e也就是有效元件40。
步驟S11、S12：接著，控制電路100，從n個的反熔絲元件AF-1~AF-n之中，決定作為寫入資料「1」的對象的「寫入對象元件」。寫入對象元件可為1個，亦可為複數個。但是，因為0狀態元件與1狀態元件不得不混合設置於選擇單位單元10s當中，故寫入對象元件的數量為(n-1)以下。寫入對象元件以外的反熔絲元件AF，為非寫入對象元件。
在記錄於選擇單位單元10s當中的單元資料為「1」的情況下，控制電路100，以至少包含有效元件40的方式，決定寫入對象元件(步驟S11)。另一方面，在記錄於選擇單位單元10s當中的單元資料為「0」的情況下，控制電路100，以不包含有效元件40的方式，決定寫入對象元件(換言之，以至少包含有效元件40的方式，決定非寫入對象元件)(步驟S12)。
步驟S13：控制電路100，對寫入對象元件實施上述的資料寫入處理，使各個寫入對象元件成為寫入狀態(1狀態)。如此，有效元件40成為與單元資料對應的狀態，並且，0狀態元件與1狀態元件在選擇單位單元10s當中形成混合設置的態樣。又，在寫入對象元件為複數的情況下，為了實現良好的寫入狀態，不進行同時寫入而對於複數的寫入對象元件各別依序進行寫入，為較適合的態樣。
在圖6所示的實施例的情況當中，有效編號e為「3」，有效元件40為反熔絲元件AF-3。另外，單元資料為「1」，寫入對象元件，為反熔絲元件AF-2、AF-3。對於該等反熔絲元件AF-2、AF-3，依序寫入資料「1」。
又，此處，雖舉只在資料「1」寫入的情況下進行寫入處理的反熔絲元件AF為例，但其他的電阻變化型記憶元件31的情況亦為相同。控制電路100，只要以有效元件40形成與單元資料對應的狀態，並且，0狀態元件與1狀態元件在選擇單位單元10s當中混合設置的方式，控制資料寫入即可。
3-2.資料讀出動作從選擇單位單元10s讀出單元資料時的動作，如以下所述。首先，控制電路100，與上述的資料寫入動作的情況相同，決定有效編號e也就是有效元件40。
接著，控制電路100，從n個的反熔絲元件AF-1~AF-n當中，決定複數的讀出對象元件。該複數的讀出對象元件，包含有效元件40，並且，包含至少1個的0狀態元件與至少1個的1狀態元件。最單純的情況，係控制電路100，只要將全部的n個的反熔絲元件AF-1~AF-n決定為讀出對象元件即可。這是因為，在反熔絲元件AF-1~AF-n當中，必定包含有效元件40、0狀態元件以及1狀態元件。接著，控制電路100，逐一的依序將該等複數的讀出對象元件選擇當作選擇元件。
圖8係表示，圖6中所示的單位單元10的情況的資料讀出實施例的時間圖。有效編號e為「3」，有效元件40為反熔絲元件AF-3。另外，反熔絲元件AF-1~AF-4的全部為讀出對象元件。在此情況下，控制電路100，逐一的依序選擇次字元線SWL-1~SWL-4。但是，控制電路100，在選擇次字元線SWL-1、SWL-2、SWL-4的情況下，並不採用各別被讀出的資料。控制電路100，採用在選擇有效次字元線SWL-3的情況下所讀出的資料以當作記錄於選擇單位單元10s當中的單元資料，將該單元資料當作輸出資料OUT並且將其輸出。
3-3.效果如以上所說明，若根據第1使用實施例，在從選擇單位單元10s讀出資料時，0狀態元件與1狀態元件兩者被選擇。因此，從外部來判別有效元件40為0狀態元件或是1狀態元件，也就是，單元資料為「0」或是「1」，變得困難。
例如，若應用上述的專利文獻5(US專利第5,940,545)中記載的解析技術，則在選擇1狀態元件時，有檢測出微弱的發光的可能性。然而，雖然發光被檢測出，有效元件40並不僅為1狀態元件。相反的，雖然發光並未被檢測出，有效元件40並不僅為0狀態元件。也就是，根據是否檢測出發光，來限定單元資料是不可能的。
像這樣，藉由使用關於本實施態樣的單位單元10，來提升抗破壞性。隨著讀出對象元件的數量變多，其效果變大。
4.第2使用實施例在第2使用實施例當中，有效元件40的數量為2以上。另一方面，0狀態元件與1狀態元件並不一定需要混合設置於單位單元10之中。
圖9係表示在第2使用實施例當中的單位單元10的示意圖。在圖9所示的實施例當中，3個反熔絲元件AF-1~AF-3，為有效元件40。另外，單元資料為「1」。因此，單元資料「1」各別記錄在反熔絲元件AF-1~AF-3當中，在另一反熔絲元件AF-4當中，記錄資料「0」。
4-1.資料寫入動作將單元資料寫入選擇單位單元10s時，控制電路100，以2以上的有效元件40各別對應於單元資料的狀態的方式，控制資料寫入。參照圖10所示的流程圖，說明在第2使用實施例當中的資料寫入方法。
步驟S20：首先，控制電路100，從選擇單位單元10s內的n個的反熔絲元件AF-1~AF-n之中，決定2以上的有效元件40。有效編號e的決定方法，與第1使用實施例的情況相同。
步驟S21：記錄於選擇單位單元10s當中的單元資料為「1」的情況中，控制電路100，對有效元件40實施上述的資料寫入處理，使各個有效元件40為寫入狀態(1狀態)。又，為了實現良好的寫入狀態，不進行同時寫入而對複數的有效元件40各別按照順序進行寫入，為較佳的實施態樣。
步驟S22：另一方面，記錄於選擇單位單元10s當中的單元資料為「0」的情況，控制電路100，對有效元件40以外的反熔絲元件AF實施上述的資料寫入處理。此情況下，各個有效元件40保持未寫入的狀態(0狀態)。
在圖9中所示的實施例的情況當中，有效編號e為「1」、「2」、「3」，有效元件40為反熔絲元件AF-1~AF-3，單元資料為「1」。因此，對於該等的反熔絲元件AF-1、AF-2、AF-3，依序寫入資料「1」。
另外，此處，雖舉只在資料「1」寫入的情況下進行寫入處理的反熔絲元件AF為例，但其他的電阻變化型記憶元件31的情況亦相同。控制電路100，只要以2以上的有效元件40各別形成對應於單元資料的狀態的方式，控制資料寫入即可。
4-2.資料讀出動作從選擇單位單元10s讀出單元資料時的動作，如下所述。首先，控制電路100，與上述的資料寫入動作的情況相同，決定2以上的有效編號e，也就是2以上的有效元件40。接著，控制電路100，「同時」選擇該等2以上的有效元件當作選擇元件。
圖11係表示，在圖9所示的單位單元10的情況中，讀出資料之實施例的時間圖。有效編號e為「1」、「2」、「3」，有效元件40為反熔絲元件AF-1~AF-3。因此，控制電路100，同時選擇有效次字元線SWL-1~SWL-3。此情況下，元件電流同時流過各個有效元件AF-1~AF-3。接著，流過選擇單位單元10s(選擇位元線BLs)的單元電流，形成有效元件AF-1~AF-3的各個元件電流的和。控制電路100，根據該單元電流(元件電流的和)，判定單元資料為「1」。
4-3.效果參照圖12，說明根據第2使用實施例的效果。在圖12當中，橫軸係表示資料讀出時，施加在選擇位元線BLs與選擇源極線SLs之間的讀出電壓，縱軸係表示電流值。Icell[1]，為在單元資料為「1」的情況下，流過選擇單位單元10s(選擇位元線BLs)的單元電流。Icell_Th，為在感測放大器當中，為了識別資料「0」、「1」所需要的最低限度的單元電流Icell[1]的位準。Isub，為在資料讀出時，流過單一的1狀態元件的P井區1的基板電流。Isub_Th，為與專利文獻5(US專利第5,940,545)當中記載的可藉由解析技術檢測出的最低發光強度對應的基板電流。也就是，若基板電流Isub超過Isub_Th，則有發光強度達到可檢測出的程度、判明記憶資料的可能性。
作為為了將基板電流Isub降低至未滿Isub_Th的1個方法，考慮使讀出電壓下降。然而，不進行任何動作而只單獨使讀出電壓下降，有單元電流Icell[1]未滿Icell_Th的可能性。若單元電流Icell[1]未滿Icell_Th，則在感測放大器當中，便無法正常的判定讀出資料。
若根據第2使用實施例，有效元件40數值為2以上，在讀出資料時，該等2以上的有效元件40被「同時」選擇。2以上的有效元件40，因為在第1節點N1(共用節點)與源極線SL之間並聯連接，若考慮單元資料為「1」的情況，則元件電流以貫通各別的該等2以上的有效元件40的方式並聯的流動。因此，藉由使讀出電壓下降，可確保流入選擇單位單元10s(選擇位元線BLs)的單元電流Icell[2]，與只選擇1個有效元件40的情況為相同的程度。也就是說，可得到超過Icell_Th的足夠大小的單元電流Icell[2]。伴隨著此結果，基板電流Isub，與只選擇1個有效元件40的情況相比亦減少。
更近一步，在2以上的有效元件40同時被選擇的情況下，流過選擇單位單元10s(選擇位元線BLs)的單元電流Icell[2]，與只選擇1個有效元件40的情況相比，有增加的傾向。因此，即使讀出電壓保持在相同的狀態，亦可得到足夠大小的單元電流Icell[2]。在此情況下，由於對Icell_Th的余裕變大，故若欲應用降低感測放大器的感度等的成本縮減策略亦有其可能。
像這樣，若根據第2使用實施例，可確保足夠大小的單元電流Icell[2]，並且使基板電流Isub減少。也就是說，可確保足夠的資料讀出感度，並降低發光強度。只要發光強度在未達到可檢測出的程度的範圍內，就無法根據專利文獻5所記載的解析技術來判明單元資料。因此，提升抗破壞性。有效元件40的數量越多，基板電流Isub變得更小，抗破壞性提升的效果變得更大。
又，在第2的使用實施例當中，在單一的單位單元10當中，0狀態元件與1狀態元件不需要混合設置。例如，如圖13所示，亦可將單位單元10內的全部的反熔絲元件AF-1、AF-2當作有效元件40來使用。
5.配置圖14係表示，先前提及的圖4中所示的單位單元10的平面配置的一例。字元線WL以及次字元線SWL-1~SWL-4，在X方向上以平行的方式形成。位元線BL以及源極線SL，在Y方向上以平行的方式形成。
單元選擇電晶體20，包含閘極電極21；以及在閘極電極21的兩側形成的源極/汲極擴散層22、23。閘極電極21(多晶矽、矽化的多晶矽或是金屬材料)，沿著Y方向形成。另外，閘極電極21，透過接點，與字元線WL連接。源極/汲極擴散層22，透過接點，與位元線BL連接。源極/汲極擴散層23，透過接點，與第1節點N1連接。
元件選擇電晶體32，包含閘極電極34以及在閘極電極34的兩側形成的源極/汲極擴散層35、36。閘極電極34(多晶矽、矽化的多晶矽或是金屬材料)，沿著Y方向形成。另外，閘極電極34，透過接點，與次字元線SWL連接。源極/汲極擴散層36，透過接點，與源極線SL連接。
反熔絲元件AF，包含閘極電極51(多晶矽、矽化的多晶矽或是金屬材料)以及熔絲擴散層52。閘極電極51，為反熔絲元件AF的第1端子T1，透過接點與第1節點N1連接。熔絲擴散層52，為反熔絲元件AF的第2端子T2，與元件選擇電晶體32的源極/汲極擴散層35連接。
在圖14的實施例當中，反熔絲元件AF的熔絲擴散層52與元件選擇電晶體32的源極/汲極擴散層35，為共通的擴散層(N型擴散層)。藉此，可縮減單位單元10的配置面積。
另外，如圖14所示，複數的反熔絲元件AF-1~AF-4，沿著Y方向形成一列。接著，該等反熔絲元件AF-1~AF-4的閘極電極51被共通化。也就是，1條的閘極電極51沿著Y方向形成，該1條的閘極電極51由反熔絲元件AF-1~AF-4所共有。藉此，可縮減單位單元10的配置面積。
藉由閘極電極51在反熔絲元件AF-1~AF-4之間共通，亦可得到如下所述的效果。在上述的第1使用實施例的情況中，0狀態元件與1狀態元件混合設置。因此，共通的閘極電極51，為持續與基板矽電性連接的狀態，形成與基板矽相同的電位。因此，即使使用在將上層配線去除，露出至接點部分之後實施的VC(Voltage Contrast；電壓對比)法這樣的解析方法，亦無法判別單元資料為「0」或是「1」。
圖15係表示，關於本實施態樣之記憶體單元陣列的構造的變形實施例。圖16係表示，在圖15當中所示的記憶體單元陣列的平面配置的一例。各單位單元10的平面配置，與在上述的圖14當中所示的平面配置相同，故適當省略該說明。
在圖15以及圖16中所示的變形實施例當中，對於在X方向上相鄰的單位單元10-A、10-B，各別連接不同的字元線WL-A、WL-B。另一方面，在該等單位單元10-A、10-B之間，共同使用1條位元線BL。更詳細而言，單位單元10-A的單元選擇電晶體20-A與單位單元10-B的單元選擇電晶體20-B，在Y方向上以相鄰連接的方式形成。單元選擇電晶體20-A的閘極電極21，透過接點，與字元線WL-A連接。單元選擇電晶體20-B的閘極電極21，透過接點，與字元線WL-B連接。另外，單元選擇電晶體20-A、20-B的各別的源極/汲極擴散層22，透過接點，與共用的位元線BL連接。
圖17係表示關於本實施態樣之記憶體單元陣列的構造的變形實施例。圖18係表示，在圖17中所示的記憶體單元陣列的平面配置的一例。各單位單元10的平面配置，與在上述的圖14中所示的平面配置相同，故適當省略其說明。
在圖17以及圖18當中所表示的變形實施例，在X方向上相鄰的單位單元10-A、10-B之間，共同使用單元選擇電晶體20的閘極電極21。更詳細而言，單位單元10-A的單元選擇電晶體20-A與單位單元10-B的單元選擇電晶體20-B，在Y方向上以相鄰連接的方式形成。接著，單元選擇電晶體20-A、20-B的閘極電極21被共通化。也就是，1條的閘極電極21沿著Y方向形成，該1條的閘極電極21由單元選擇電晶體20-A、20-B所共有。藉此，可縮減記憶體單元陣列的配置面積。
關於位元線BL，如以下所述。與單位單元10-A連接的位元線BL-A，以在單元選擇電晶體20-B的附近彎曲，避開單位單元10-B的接點部分的方式形成。另外，與單位單元10-B連接的位元線BL-B，以在單元選擇電晶體20-A附近彎曲，避開單位單元10-A的接點部分的方式形成。
又，在將從第1位元線BL-A往第1單位單元10-A分支的點，與從第1的源極線SL-A往第1單位單元10-A分支的點以最短距離連結時，該線段與第2位元線BL-B在俯視下交叉。相同的，從第2位元線BL-B往第2單位單元10-B分支的點，與從第2源極線SL-B往第2單位單元10-B分支的點以最短距離連結時，該線段與第1位元線BL-A在俯視交叉。
6.其他的構造實施例圖19係表示，關於本實施態樣之記憶體單元陣列的再一構造實施例。在圖19所示的構造實施例當中，在X方向上相鄰的單位單元10-A、10-B之間，共同使用1條源極線SL。藉此，可縮減記憶體單元陣列的配置面積。
圖20係表示，關於本實施態樣之記憶體單元陣列的再一構造實施例。在圖20所示的實施例當中，位元線BL以及次字元線SWL在X方向上以平行的方式形成，字元線WL以及源極線SL在Y方向上以平行的方式形成。
為了驅動次字元線SWL的次字元驅動器SWD，可相對於各別的次字元線SWL以獨立的方式設置，亦可對於2條以上的次字元線SWL以共同使用的方式設置。例如，在圖21所示的實施例當中，對於單位單元10-A的次字元線SWL-i各別設置次字元驅動器SWD-Ai，對於單位單元10-B的次字元線SWL-i，各別設置次字元驅動器SWD-Bi。另一方面，在圖22所示的實施例當中，對於單位單元10-A的次字元線SWL-i與單位單元10-B的次字元線SWL-i，設置共通的次字元驅動器SWD-i。因為單位單元10是藉由字元線WL來選擇，故如圖22的構造亦為可能的。從次字元驅動器SWD的面積縮減的態樣而言，相較於圖21的構造，圖22的構造較為有利。
以上，藉由參照所附的圖式對本發明的實施態樣進行說明。但是，本發明，並不僅限於上述的實施態樣，在不脫離主旨的範圍中，可由本領域從業人員進行適當變更。
10‧‧‧單位單元
20‧‧‧單元選擇電晶體
30-1、30-2、30-n‧‧‧記憶單元
31-1、31-2、31-n‧‧‧電阻變化型記憶元件
32-1、32-2、32-n‧‧‧元件選擇電晶體
ARR‧‧‧單元陣列
SL‧‧‧源極線
BL‧‧‧位元線
WL‧‧‧次字元線
SWL-1、SWL-2、SWL-n‧‧‧次字元線
N1‧‧‧第1節點
N2‧‧‧第2節點
T1‧‧‧第1端子
T2‧‧‧第2端子

权利要求:
Claims (14)
[1] 一種半導體裝置，其特徵為包含：單位單元，其記憶1位元的單元資料；以及控制電路；該單位單元，包含n個(n為2以上的整數)的電阻變化型記憶元件，在該n個的電阻變化型記憶元件之中，至少一個為記錄該單元資料的有效元件，在該單元資料讀出時，該控制電路，至少選擇該有效元件，以讀出記錄於該有效元件中的資料當作該單元資料。
[2] 如申請專利範圍第1項之半導體裝置，其中，該n個的電阻變化型記憶元件，包含記錄資料0的0狀態元件，以及記錄資料1的1狀態元件兩者；該有效元件，為在該0狀態元件與該1狀態元件之中與該單元資料對應的任一方。
[3] 如申請專利範圍第2項之半導體裝置，其中，在該單元資料讀出時，該控制電路，依序選擇包含於該n個的電阻變化型記憶元件的複數的讀出對象元件，該複數的讀出對象元件，包含該有效元件，並且，包含該0狀態元件與該1狀態元件兩者。
[4] 如申請專利範圍第3項之半導體裝置，其中，該複數的讀出對象元件，為該n個的電阻變化型記憶元件的全部。
[5] 如申請專利範圍第1項之半導體裝置，其中該有效元件的數量為2以上，在該單元資料的讀出時，該控制電路，同時選擇該2以上的有效元件，根據流過各個該2以上的有效元件的元件電流的和，進行該單元資料的判定。
[6] 如申請專利範圍第1至5項中任一項之半導體裝置，其中，各個該n個的電阻變化型記憶元件，為MOS型的反熔絲元件。
[7] 一種半導體裝置，其特徵為包含：單位單元，其記憶1位元的單元資料；字元線；位元線；以及源極線；該單位單元包含：第1電晶體，其閘極與該字元線連接，源極以及汲極的一方與該位元線連接，源極以及汲極的另一方與第1節點連接；以及n組(n為2以上的整數)的記憶單元，其在該第1節點與該源極線之間以並聯的方式連接；各個該n組的記憶單元，包含：電阻變化型記憶元件，其包含第1端子與第2端子，該第1端子與該第1節點連接，該第2端子與第2節點連接；以及第2電晶體，其閘極與次字元線連接，源極以及汲極的一方與該第2節點連接，源極以及汲極的另一方與該源極線連接。
[8] 如申請專利範圍第7項之半導體裝置，其中，該n組的記憶單元包含：0狀態單元，其在該電阻變化型記憶元件中，記錄資料0；以及1狀態單元，其在該電阻變化型記憶元件中，記錄資料1。
[9] 如申請專利範圍第7或8項之半導體裝置，其中，該電阻變化型記憶元件，為MOS型的反熔絲元件，該反熔絲元件的閘極電極，為該第1端子以及該第2端子的一方，該反熔絲元件的擴散層，為該第1端子以及該第2端子的另一方。
[10] 如申請專利範圍第9項之半導體裝置，其中，該反熔絲元件的該閘極電極，為該第1端子，該閘極電極，在該n個的記憶單元之間共通。
[11] 如申請專利範圍第9項之半導體裝置，其中，該反熔絲元件的該擴散層，為該第2端子，並且，與該第2電晶體的該源極以及汲極的一方共通。
[12] 如申請專利範圍第7或8項中任一項之半導體裝置，其中，該第1電晶體的閘極電極，在相鄰的單位單元間共通。
[13] 如申請專利範圍第7或8項中任一項之半導體裝置，其中，該第2節點，並無分支，僅在該第2電晶體的該源極以及汲極的一方與該第2端子之間電性連接。
[14] 一種半導體裝置，其特徵為：在以陣列狀配置單元的配置當中，將從連接複數的單元列的第1位元線往第1單元分支的點，以及從連接該複數的單元列的第1源極線往該第1單元分支的點以最短距離連接時，該線段與和該第1位元線相異的第2位元線，在俯視下交叉。

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法律状态:
2019-12-21| MM4A| Annulment or lapse of patent due to non-payment of fees|

优先权:

申请号 | 申请日 | 专利标题

JP2011171979A|JP5686698B2|2011-08-05|2011-08-05|半導体装置|

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